ＭＩＰＳ３２® １００４Ｋ™

• コヒーレント・マイクロプロセッサ・システムは、マルチスレッド機能により、従来のマルチプロセッサ・ソリューションを越える性能を発揮します。
  • マルチスレッドCPUコアは4個まで、ハードウェア・スレッドとコアは2個まで実装できます。
  • マルチスレッドがマルチコアを補足：最小限のシリコン・コスト・アダーを用い、SMP OSとプログラミング・モデルを効果的に利用できます。
• ハードウェア入出力コヒーレンシー：CPUソフトウェア入出力コヒーレンシー・オーバーヘッドを除去します。
• 最適な製品実装のため広範囲の価格・性能がサポートされるため、コアレベルとシステムレベルの構成と拡張性が柔軟に決定できます。
• IPコアはライセンス可能なので、広い産業分野に導入できます。
  
  

コヒーレント・マルチプロセシング用の完全なシステム構成：

• 1004Kのマルチスレッド「ベース」コアが1個～4個、ハードウェア・スレッドが最大8個実装可能
• CM（コヒーレンス管理）ユニットが、コアと入出力装置間のコヒーレントな動作を管理するための、システムの「接着剤」として動作
• IOCU（入出力コヒーレンス・ユニット）が、CPU実装のソフトウェアから入出力コヒーレンスを除去するためのハードウェア・ブロックとして動作
• GIC（グローバル割り込みコントローラ）が、システムとインター・プロセッサの割り込みを制御
• L2キャッシュ・コントローラへの256ビット拡張インタフェースが実装（単独で使用可）
• EJTAG/PDtrace™ ブロックが、拡張デバッグと、完全コヒーレント・システムのトレースを実行

1004Kベースコア

• 1コア当り1.5 DMIPS/MHz以上の性能の、9段パイプライン
• 1コア当りの、シングルスレッドまたはデュアルスレッドの動作をサポート
• ハードウェア・マルチスレッド用のVPE（仮想処理エレメント）を使用
• 整数バージョン（1004Kc）と浮動小数点バージョン（1004Kf）をサポート
• MIPS32 DSP ASE Rev.1をサポート
• コヒーレンシー・ポートは、バックグラウンド・コヒーレンシー・チェック用のデュプリケート・データキャッシュ・タグを実装
• 命令TLBとデータTLB、キャッシュ、スクラッチパッドRAM、その他のオプションのインクルージョンとサイジングの設計期間を設定可能

CM（コヒーレンシー管理）ユニット

• MESIプロトコルを使用してコヒーレンシーを管理
• 最大性能を発揮するために、CPUと同じクロック（1:1）で動作
• （オプションの）L2キャッシュ・コントローラへの最大スループットを得るため、256ビットの拡張インタフェースを使用
• L1キャッシュ間の転送で性能強化、外部メモリへのスペキュラティブ・リード、グローバル化キャッシュの動作をサポート
• CMスキーム構成・制御用のGCR（グローバル構成レジスタ）を実装

IOCU（入出力コヒーレント・ユニット）：オプション

• 非コヒーレント入出力周辺転送をブリッジし、トランザクション・コヒーレントを生成
• トランザクション当たりの、L1キャッシュ、L1+L2キャッシュをスヌープする属性をサポート、または非コヒーレント・トランザクション処理、および入出力優先順位付け機能をサポート

GIC（グローバル割り込みコントローラ）：オプション

• システムレベルの割り込み、プロセッサ間割り込みをサポート
• 特定のコアまたはVPEに割り込み可能
• 256個までのシステム割り込み番号を設定可能

開発ツール

• MIPS SDE：MIPS® コアのサポート用に最適化された、GNUベースのツールチェーン
• MIPSsim™ ：バス機能モデリングと命令セットのシミュレータ
• System Navigator™ プローブ：EJTAGとPDtraceプローブ

MIPS32® 1004K™ コアブロック図